Funzionamento e consumo dinamico dell'invertitore CMOS

Caratteristica statica dell’invertitore CMOS

L’invertitore CMOS può essere suddiviso in 5 zone di funzionamento in base alla tensione di ingresso:

L’nMOS è spento e il pMOS è acceso.
L’nMOS è in zona di saturazione e il pMOS in zona triodo.
Entrambi in zona di saturazione.
Il pMOS va in zona di saturazione e l’nMOS in zona triodo.
Il pMOS si spegne e l’nMOS è acceso.

Tensione di soglia

La tensione di soglia di una porta è il punto in cui la tensione di ingresso è uguale a quella di uscita:

𝑉_{Th} \Rightarrow 𝑉_{𝑂} = 𝑉_{𝐼}

Per trovarla si usa la seguente formula ottenuta dall’uguaglianza delle correnti dei transistori in regione di saturazione:

𝑉_{Th} = \frac{𝑉_{DD} - | 𝑉_{Tp} | + \sqrt{\frac{𝑘_{𝑛}}{𝑘_{𝑝}}} 𝑉_{Tn}}{1 + \sqrt{\frac{𝑘_{𝑛}}{𝑘_{𝑝}}}}

Agendo sui parametri $𝑘_{𝑛}$ e $𝑘_{𝑝}$ , la tensione di soglia cambia, ampliando i margini di rumore alto o basso.

Consumo di potenza dinamico

Nella logica CMOS non c’è un consumo di potenza statico considerabile, dato che a regime non c’è mai un cammino diretto tra alimentazione e massa.

Il consumo avviene durante la fase di transizione. Ad ogni cambio di stato si sposta della carica dal generatore al condensatore intrinseco, o dal condensatore alla massa.

Assumendo che inizialmente la capacità sia scarica, a $𝑡 = 0$ si chiude l’interruttore. Il pMOS carica il condensatore tramite la sua resistenza interna.

L’energia fornita è $𝐸_{𝐷} = \int_{0}^{+ \infty} 𝑃 (𝑡) d 𝑡$ , dove $𝑃 (𝑡) = 𝑉_{DD} 𝑖 (𝑡)$ . La corrente è quella che scorre nel condensatore $𝑖 (𝑡) = 𝐶 \frac{d 𝑉_{𝐶 (𝑡)}}{d 𝑡}$ .

Integrando, risulta che l’energia fornita $𝐸_{𝐷}$ è $𝐶 𝑉_{DD}^{2}$ , quella immagazzinata nel condensatore $𝐸_{𝑆}$ è $\frac{1}{2} 𝐶 𝑉_{DD}^{2}$ . L’energia dissipata è quindi $𝐸_{𝐿} = 𝐸_{𝐷} - 𝐸_{𝑆} = \frac{1}{2} 𝐶 𝑉_{DD}^{2}$ .

Metà dell’energia fornita viene trasformata in calore dal transistore per effetto Joule.

Se la porta commuta ad una frequenza $𝑓$ (tipicamente quella di un clock), allora la potenza totale richiesta è $𝑃_{𝐷} = 𝐶 𝑉_{DD}^{2} 𝑓$ .

Porte logiche complesse

Ogni variabile che appare nella formula logica dà luogo a 2 transistori. Bisogna creare 2 circuiti con condizioni duali, uno che attiva l’nMOS e l’altro che disattiva il pMOS e viceversa.

Ad esempio per una NAND:

La logica CMOS richiede un utilizzo di $2 𝑛$ transistori rispetto al numero di porte logiche. Quindi per realizzare circuiti grandi viene richiesta una grande superficie.

Dimensionamento dei transistori

Il dimensionamento non è necessario per i livelli di uscita, dato che il range di output è sempre tra $0$ e $𝑉_{DD}$ .

Quello che cambia è il tempo di propagazione. Il ritardo è inversamente proporzionale a $\frac{𝑊}{𝐿}$ :

𝑅_{on} = \frac{1}{𝐾_{𝑛}^{'} \frac{𝑊}{𝐿} (𝑉_{GS} - 𝑉_{TN})}